请神棍们以后不要再拿jitter出来忽悠人了，谢谢

BlueSkull

看你们和大家坛上炒得挺热，我发表点意见：
上程序说话，scilab的仿真，结果jitter只要不大于产生误码的阈值，就不会产生失真。对于一个24/192的spdif来说，频率为12.288m，检测阈值为1/(4*12.288M)s=20.35ns，即jitter小于20ns就不会对音频产生影响。对于宽带pll的接收器，如dir9001，jitter的容忍度更大，可达100多ns！

以下程序原创，转的留名！！！
用Scilab写的，不知道的看高中数学书去！！！

samplerate=44100;//unit: sps
jitter=1;//unit: ns
frequency=1000;//signal frequency
xorig=0:1/samplerate:1;
xpolluted=xorig+2.828*jitter*10^(-9)*(0.5-rand());
yorig=sin(2*%pi*frequency*xorig);
ypolluted=sin(2*%pi*frequency*xpolluted);
forig=abs(fft(yorig));
fpolluted=abs(fft(ypolluted));
dio=forig(frequency*2+1)^2+forig(frequency*3+1)^2+forig(frequency*4+1)^2+forig(frequency*5+1)^2;
dip=fpolluted(frequency*2+1)^2+fpolluted(frequency*3+1)^2+fpolluted(frequency*4+1)^2+fpolluted(frequency*5+1)^2;
dio=sqrt(dio)/forig(frequency+1);
dip=sqrt(dip)/fpolluted(frequency+1);
ddi=dip/dio;
ddi=log10(ddi)*20;
printf("The distortion increasement is %f dBn",ddi);

结果是0dB，也就是无干扰！！！

BlueSkull

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但是，重要的问题是，jitter会降低SNR，众所周知，SNRmax=6.02*bits+1.73，受jitter的影响，其实际值为 20log10(1/(2*pi*fin*tj))，所以，一个24bit的系统，想达到146dB还是很难的，在频率为1k，jitter为 10ps（相当小了）的时候，SNR为144dB，这还只是理论值！所以，要想实现24bit全范围，20～20khz全范围，jitter应小于等于 0.4ps，所以，只能用xo直接给ic提供时钟。但是，想1792这样的dac是sc架构的，能容忍50倍的jitter（过采样，数据计算自 pll1700的datasheet），本身SNR为132dB，所以他的jitter容限为100ps。一般情况下，任何时钟分配器，合成器都差不多够了，更何况我们有无敌的src呢。所以，大家不要再纠结与jitter了。要是真的看它不爽，弄个src，一切搞定。

BlueSkull

前面有说jitter会对信号产生误码的，这个我不否认。但是，最大12.288m的aes信号，nrzi编码，它的半波时间为81.4ns，采样时间为40.7ns，也就是说，采样误差小于等于20.35ns，就不会影响采样！！

有人说了，如果数据比时钟早来一点或晚来一点的话，数据和时钟就不同步了。但是，芯片在接收信号的时候不是同时接收时钟数据的。发送端在时钟上沿发送数据，接收端在时钟下沿接收数据。也就是说，jitter的最大值的绝对值的二倍只要不超过时钟下沿到上沿的时间，就不会误码

附：发送和接收的verilog程序

发送：

always @ (posedge clkout)
dout<=xxx   //发送的数据

接收：

always @ (negedge clkin)
din<=xxx   //接收的数据

BlueSkull

本文献给看过采样和src不爽的人。

过采样和src的目的不仅是"转换“信号，也不是什么“升频”，而是因为当一个频率为f1的信号被频率为f2的信号采样时，比如采样率44100，频率 1000时，不仅有1000hz的信号，还有43100hz的信号，也就是采样互调失真！所以，通过插值，使得采样率远高于音频区域，为的是减少lpf的设计难度！升频什么的之所以带来好处，是因为这么做提高了镜像频率，降低了镜像信号对声音的影响！楼上所说的src影响音质，我不敢赞同。src分为 asrc和ssrc，分别代表异步采样率转换和同步采样率转换。同步转换是把输入采样率升高到n被或降低为n分之一，只要转换的过程中采样率的最小值大于等于40k，就一定没问题！但是，插值和抽取的时候会产生互调失真，所以一般在采样率转换器后面加入fir低通滤波器，目的是尽可能的降低镜像信号的幅度。数字滤波器与模拟滤波器不同，数字滤波器可以轻易做到几十阶，这是模拟滤波器做不到的。

再来说一下asrc，asrc的原理是把输入信号插值为固定倍数，再由输出时钟抽取信号。这种架构会因为抽取时钟与插值时钟不成比例关系，而造成临位误差。这种误差一样可以被滤波器消除！所以，评价一个src的重要指标是数字滤波器！

179x都是过采样+数字滤波器（df）的芯片，src和过采样那么差，ti疯了？lavry疯了？apogee疯了？

我本人就是做fpga设计的，目前专攻音频算法，有不服的，请拍砖！！！

本人兰大学生，有西北的，看着不爽的，欢迎面谈！！！

灰色的天空

原帖由 BlueSkull 于 2011-6-3 17:32 发表
本文献给看过采样和src不爽的人。

过采样和src的目的不仅是"转换“信号，也不是什么“升频”，而是因为当一个频率为f1的信号被频率为f2的信号采样时，比如采样率44100，频率 1000时，不仅有1000hz的信号，还有431 ...

血气方刚的好小伙，我支持你。

henry余

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原帖由 BlueSkull 于 2011-6-3 17:32 发表
本文献给看过采样和src不爽的人。

过采样和src的目的不仅是"转换“信号，也不是什么“升频”，而是因为当一个频率为f1的信号被频率为f2的信号采样时，比如采样率44100，频率 1000时，不仅有1000hz的信号，还有431 ...

采样率远高于音频区域，为的是减少lpf的设计难度！
[s:20][s:20]

lszyc

原帖由 BlueSkull 于 2011-6-3 16:51 发表
看你们和大家坛上炒得挺热，我发表点意见：
上程序说话，scilab的仿真，结果jitter只要不大于产生误码的阈值，就不会产生失真。对于一个24/192的spdif来说，频率为12.288m，检测阈值为1/(4*12.288M)s=20.35ns，即ji ...

这个帖子有点技术含量，同意你这个帖子里的程序！

但结论要小改一下：“小于20ns的Jitter不会产生N次谐波失真（N为正整数），但会产生边带干扰！
不知你同意这个结论否？你的”N次谐波失真等于0dB，无干扰“逻辑上不通的，你的程序只能产生”N次谐波失真等于0dB，无N次谐波干扰“的结论。

给个边带干扰的链接吧，还是不习惯抄别人的东西。http://hi.baidu.com/hongmy77/blo ... 62ad42fbf2c08f.html

lszyc

原帖由 BlueSkull 于 2011-6-3 17:32 发表
本文献给看过采样和src不爽的人。

过采样和src的目的不仅是"转换“信号，也不是什么“升频”，而是因为当一个频率为f1的信号被频率为f2的信号采样时，比如采样率44100，频率 1000时，不仅有1000hz的信号，还有431 ...

对于你在这个帖子中的观点我的意见如下：
一、数字滤波器的性能可以做到很强大，但请注意两个问题：
        1. 相频响应即群延迟问题，1K和16K的两个同相位正弦波进入数字滤波器后，出来的相位就会产生差异，这个差异对听感有无影响？
        2.脉冲响应问题，一个滤波器对连续正弦信号的响应可以比较完美，但对脉冲信号的响应呢？音乐信号离测试用的连续正弦信号很远。
二、SRC真能完美解决Jitter吗？SRC的输出信号频率可以直接从晶振中获取吗？SRC芯片的输出主时钟不用PLL电路来合成吗？
       我们做一个假设：输入的信号是44.1K16bits的数字音频，但由于数字源的晶振误差，其频率比标准低了万分之一。     SRC芯片的输出时钟由连接SRC芯片的晶振分频得到，由于晶振的离散性，这个晶振频率比标准高了万分之一，两者差了万分之二。
       请问？连续放一个小时音乐，SRC芯片要多大的缓存才能避免爆音？

       实际的SRC芯片的时钟是供给DSP电路和控制部分的，输出时钟一样要用PLL电路来锁定输入信号的时钟，SRC芯片的FIFO缓存通常比较小，因此PLL环路滤波器的带宽就不能太小，SRC芯片可以减小Jitter但远不能消除Jitter，还带来了升频时的数字滤波副作用。

三、科学可以有完美的理论，但工程上更多的是妥协。
       1.过取样是为了降低对模拟滤波器的要求，但数字滤波器也对声音有负面的影响。
       2.SRC可以降低（不是消除）Jitter的影响，同样也带来数字滤波器的负面影响。
       3.数字音频解决了存储、噪音、磨损等问题，也带来了滤波、Jitter等问题。
四、看了你的帖子，觉得你有技术，有科学的态度，愿你早日设计出比PCM1792内置数字滤波器更完美的算法，并开发出相应的FPGA套件，为中国争光，为烧友造福。愿你早日设计出比CS8421更好的SRC芯片，更低的PLL VCO固有Jitter，更好的PLL环路数字滤波器，更低的异步SRC失真。搞出来的话吱一声，我们大家来支持你！

BlueSkull

谢谢你的认真和关注。

1.边带干扰，表现为信噪比的降低。

2.线性相位滤波器的群延时一致。

3.我们不关心脉冲信号，只关心任何信号的频率小于等于20khz的分量。

4.src的原理是插值抽取，不是pll稳频，你说的是pll跟踪缓冲。

5、6.df的影响随着阶数的升高二降低。具体的请看dsp类的书。

6.滤波器可以通过几个运放实现，2个运放可以做到5阶（保证性能，我们的试验结果）。

做出顶级产品那天，一定通知你！！

弦乐

原帖由 DMD888 于 2011-3-31 20:22 发表
        楼主概念完全错误。时钟误差造成对表达声音的数字电信号产生误读，跟声音的速度没有任何关系。因为数字信号是靠读取时刻来确定信号的位数的，时钟错误可能将第二位码误读为是第一位或第三位，甚至差得更远。

+1

饿虎扑食

顶 Blue Skull  !!!!!  [s:20] [s:20] [s:20] [s:20] [s:20] [s:20]

lszyc

原帖由 BlueSkull 于 2011-6-4 01:14 发表
谢谢你的认真和关注。

1.边带干扰，表现为信噪比的降低。

2.线性相位滤波器的群延时一致。

3.我们不关心脉冲信号，只关心任何信号的频率小于等于20khz的分量。

4.src的原理是插值抽取，不是pll稳频，你说 ...

刚才看了一下，现在的DAC和外置DF中的数字滤波器还真都是线性相位的，相位就不是大问题了。
其它几个问题还可以再讨论一下：
1.边带干扰，表现为信噪比的降低，但这个与普通与信号无关的干扰不同，它是与信号相关的，对声音的影响比白噪音和50HZ的电源干扰要大。
3.搞算法可以不关注脉冲信号，只关注连续信号。但音频信号的包络很像脉冲信号，给一个别人的图吧：

4.SRC原理很简单是插值，但这个插值的倍数是相对固定的，因此SRC芯片要不是输出MCLK为MASTER，输入为SLAVE，要不反过来，不能两个都为MASTER。AD1896内部有一个数字PLL电路就用于SLAVE跟踪MASTER，其数字化环路滤波器曲线在第20页，PDF链接为http://www.analog.com/static/imp ... a_sheets/AD1896.pdf。
5.SRC内部的PLL电路的VCO不是晶振，其Jitter一般比晶振高，具体是多少Jitter，我没有相关资料，但要比DIR9001低我觉得有点难。DIR9001的问题是环路滤波器带宽太大。

[ 本帖最后由 lszyc 于 2011-6-4 12:22 编辑 ]

饿虎扑食

原帖由 lszyc 于 2011-6-4 11:54 发表



刚才看了一下，现在的DAC和外置DF中的数字滤波器还真都是线性相位的，相位就不是大问题了。
其它几个问题还可以再讨论一下：
1.边带干扰，表现为信噪比的降低，但这个与普通与信号无关的干扰不同，它是与信号 ...
3.搞算法可以不关注脉冲信号，只关注连续信号但音频信号的包络很像脉冲信号，给一个别人的图吧：

关于第三，你那个是时间轴压缩的波形，你把时间轴展开，就会发现它极度像正弦波。[s:14] [s:97] [s:30] 跟脉冲没有任何关系。

lszyc

原帖由 饿虎扑食 于 2011-6-4 12:04 发表


关于第三，你那个是时间轴压缩的波形，你把时间轴展开，就会发现它极度像正弦波。[s:14] [s:97] [s:30] 跟脉冲没有任何关系。

给个展开的图吧：

lszyc

还有一篇文章，我转个网址吧：http://bbs.auralic.com/bbs/viewthread.php?tid=14
我觉得数字音频采用24/96格式发行还是有必要的。